강 의  계 획 안

교과목명:   정보통신 IC 설계 및 실습	교 수 명:  이 승준 (slee@ewha.ac.kr)

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강의시간: 수 11:00 -12:15

실습시간: 금 9:30 -10:45 / 11:00 -12:15

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1. 교과목표

Verilog-HDL을 이용한 디지털 시스템 설계에 대하여 익힌다.  Verilog-HDL의 문법 미 여러 가지 기능들에 대하여 배우고, 여러 가지 디지털 기능 블록을 Velilog-HLD로 설계한다.  이를 ModelSim Simulator를 이용하여 검증하는 방법을 익힌다.  Xilinx FPGA를 target으로 하여 논리게이트로 합성한 후 그 결과를 실제 FPGA board를 이용하여 재검증함으로써, 디지털 시스템 설계의 전 과정을 실습해 보도록 한다.

2. 교재

Modeling, synthesis, and rapid prototyping with the Verilog HDL, Michael D. Ciletti, Prentice Hall, 1999

Design through Verilog HDL, T.R. Padmanabhan, B. Bala Tripura Sundari, IEEE Press, 2004

3. 참고문헌

(class web page 참고)

Verilog tutorial

ModelSim tutorial

ISE tutorial

4. 평가기준

실습:	45 %

중간고사 :	30 %

프로젝트:	25 %

5. 담당 조교

강 민영 (공학관 523호)

phone: 3277-2804

e-mail: aquamarine10@hotmail.com

6. Web Page

class home page: http://home.ewha.ac.kr/~slee/commic.html

ModelSim Starter download: http://www.xilinx.com/ise/mxe3/download.htm

Useful materials about Verilog: http://www.asic-world.com/verilog

7. 강의내용

주	강 의 주 제	비 고
1	Introduction
2	Verilog Basic / ModelSim Basic
3	Hardware Modeling with Verilog
4	Hardware Modeling with Verilog
5	Simulation and Testbenches
6	Simulation and Testbenches
7	Logic system, data types, and operators
8	Logic system, data types, and operators
9	Behavioral descriptions	midterm on 4/26
10	Behavioral descriptions
11	System Tasks and functions
12	Logic synthesis
13	Prototyping with FPGAs
14	Prototyping with FPGAs
15	Project Presentation	presentation on 6/2